Крейдич Е.А., старший инженер лаборатории перспективных исследований.

1. Эволюция DRAM - от FPM до PC-100.
2. РС-100 и РС-133 – основные различия.
3. Есть ли будущее у РС-133?

С момента появления DRAM разработчики всегда искали способ увеличения пропускной способности оперативной памяти. Вспомним недалекое прошлое. С 1980 года до настоящего момента тактовая частота процессоров возросла более чем в сто раз (с 4,77 до 600 МНz). Однако, за то же время, частота, на которой работает системная память с EDO RAM и SDRAM, увеличилась всего в десять раз. Можно смело утверждать, что между производительностью системы памяти и производительностью процессора существует разрыв. Процессоры непрерывно совершенствовались в архитектуре, улучшали системы команд, поддерживали новые шины, а в производстве памяти происходили лишь небольшие технологические изменения. По-прежнему, основой оперативной памяти является динамическая память, запоминающие ячейки которой выполнены в виде конденсаторов, образованных элементами полупроводниковых микросхем. Технологические изменения приводили к тому, что на одном кристалле удавалось размещать все больше и больше ячеек, при этом стоимость хранения одного бита данных все время уменьшалось. Расплатой за низкую стоимость стал более сложный механизм управления динамической памятью.

Первоначально все модули памяти были асинхронными, так как от них не требовали высокой производительности. При асинхронной передаче гарантируется, что определенная операция будет закончена за фиксированный промежуток времени, например, 60 ns. Работа асинхронной памяти не привязана к тактовой частоте системной шины и данные появляются на этой шине в произвольные моменты времени. С системной шины данные считываются контролером, который синхронизирован тактовой частотой, и если данные появляются в ближайший момент за фронтом тактового импульса, то они будут считаны только с началом следующего тактового импульса, т.е. возникает задержка с обработкой данных. Осуществляя специальные режимы доступа, проектировщики памяти смогли улучшить работу обычной Conventional памяти с рабочей частотой 4,77 МГц. В новом виде памяти FPM применялся режим постраничной адресации (fast page mode) и при этом удалось увеличить тактовую частоту до 40 МГц.

Следующим шагом на пути улучшения памяти был переход к стандарту EDO (Extended data output), который характеризовался увеличенным по сравнению с FPM временем хранения данных на выходе микросхемы памяти. В сочетании с пакетным режимом передачи данных (Burst Mode) эта память обеспечила хорошую производительность и с успехом применяется и сейчас в системах, не требующих более 66 МГц системной шины.

Как только стало очевидным, что потребуются шины, работающие быстрее чем 66 МГц, разработчикам DRAM потребовалось найти способ преодоления существенных проблем задержек, которые все еще существовали. Напомним, что быстродействие асинхронных типов DRAM характеризуется временем цикла обращения, т.е. минимальным периодом, с которым можно выполнить циклическое обращение по произвольным адресам. Когда говорят, что модуль 60 ns, именно это время и имеется в виду. Процессор, работающий с асинхронной памятью вынужден праздно ждать DRAM, чтобы завершить внутренние действия, для чего обычно требуется 60 ns.

При синхронной работе с памятью DRAM выдает информацию на системную шину под контролем (с тактами) системного генератора. При этом управление памятью усложняется, так как приходится вводить дополнительные "защелки", которые хранят адреса, данные и управляющие сигналы, в то время как процессор, передав их в память, продолжает работать с другими устройствами. После определенного числа тактовых циклов, количество которых считает специальный счетчик, данные становятся доступными и процессор может получить их с системной шины. При этом для описания быстродействия памяти вместо продолжительности цикла доступа стали применять минимально допустимый период тактовой частоты. Так, если говорят, что модуль 10 нс, это означает, что он тактируется 100 МГц.

Еще одним преимуществом синхронных модулей памяти является то, что именно частота системного генератора является характеристикой любого применяемого в системе модуля. При этом не нужны делители или умножители частоты (как в процессорах), нет необходимости в расчете времени подачи “стробов”. Запись информации в модуль также упрощается, так как адреса, данные и управляющие сигналы "защелкиваются" тактовым генератором без вмешательства процессора, который ранее был вынужден контролировать синхронизацию хранения данных в памяти и запись в память. То же самое относится и к процессу считывания данных.

На частотах до 83 МHz не было никакой реальной причины переходить с EDO на SDRAM. Цена SDRAM была значительно выше, а производительность возрастала незначительно. С появлением системной шины 100 МГц все изменилось. EDO DRAM уже не могла устойчиво работать на данной частоте, а производительность SDRAM на частоте 100 МГц уже была значительно выше.

SDRAM разрабатывался, когда считалось, что этот стандарт памяти разрешит многие проблемы производительности, однако быстро стало очевидно, что практическая выгода небольшая, вместе с тем появилось множество дополнительных проблем с совместимостью. Первые SDRAM модули содержали только два входа синхронизирующих импульсов, но вскоре стало понятно, что этого недостаточно. Пришлось создавать две различные модульные конструкции с двумя и четырьмя тактовыми входами. В каждом случае их применения необходимо было знать, какая же из них требуется для вашей материнской платы. Были и аппаратные неполадки с парами SDRAM от разных производителей у чипсетов I430TX и SIS5571. Появившийся чипсет I430TX был улучшен, а на модули памяти стали устанавливать SРD чип, который позволял считывать всю необходимую информацию с модуля SDRAM при автоконфигурации системы.

Когда компания Intel готовилась к переходу на системную шину 100 МГц и вела разработки революционного чипсета I440BX стало ясно, что большинство SDRAM модулей, производимых в то время, не будут должным образом функционировать на частотах системной шины более чем 83 МГц. Чтобы каким-то образом упорядочить рынок памяти, кампанией Intel была введена спецификация РС100, как техническое руководство производителям модулей памяти, которые должны правильно функционировать с чипсетом I440BX. После выхода спецификации, достаточно долго было непонимание того, из чего же фактически состоит "настоящий" модуль РС100. Было достаточно много случаев, когда модули предлагаемые как РС-100 работали неустойчиво на системной шине 100 МГц. Для оценки скоростных характеристик модулей SDRAM, мало скоростных характеристик чипов, из которых они изготовлены, так как большое значение имеют и другие параметры.

Чипы SDRAM официально оцениваются в МГц, а не в наносекундах (ns), так что имеется общий знаменатель между скоростью шины и скоростью чипа. Эту скорость определяют путем деления 1 секунды (1 миллиард ns) на выходную скорость чипа. Например, 100 МГц SDRAM чип оценивается как 10 ns. Это оценка в ns не является мерой той же самой синхронизации как асинхронного чипа DRAM. Хотя SDRAM внутри содержит DRAM, работающую таким же образом как в EDO, принцип управления модулем SDRAM совершенно другой и улучшение производительности модуля достигнуто путем "скрытия" внутренней работы DRAM специальными методами.

1. Все операции синхронизированы с тактовой частотой системной шины и процессора.

1. SDRAM модуль разделен на два или более банков. Такое решение позволяет иметь одновременно две открытые страницы. Доступ к этим страницам чередуется (bank interleaving), что позволяет исключить задержки, связанные с регенерацией и устранением фазы восстановления памяти. Этим обеспечивается создание непрерывного потока данных.

1. Конвейерная обработка данных позволяет производить обращение по новому адресу столбца ячейки памяти на каждом тактовом цикле. Микросхема SDRAM имеет счетчик потока, который используется для наращивания адресов столбцов ячеек памяти с целью обеспечения очень быстрого доступа к ним.

1. На чипе памяти размещен регистр режимов, который применяется для настройки основных параметров микросхемы, в том числе длины и типа потока (с последовательной выборкой или чередованием).

1. SDRAM позволяет устанавливать задержку вывода данных, которые определяется числом тактовых импульсов между моментом получения адреса столбца и выводом данных. Значение этого параметра может быть 2 или 3 (латентность).

Одним из ограничений SDRAM, как определяла международная организация JEDEC, является то, что теоретической границей, при которой устойчиво функционирует модуль SDRAM является частота 125 МГц, хотя технологический запас может позволить работу и на частоте 133 МГц.

1. Время доступа (T_RAS)- время, проходящее с момента обращения к памяти до момента появления данных на системной шине. Это время практически для всех устройств памяти на основе запоминающих ячеек DRAM одинаково и лежит в пределах ˜ 50 nc, так как их внутренняя архитектура в основном одинакова.

1. Время цикла (t_RC). Более показательным параметром является время цикла, который показывает, насколько быстро могут быть осуществлены два последовательных доступа в чипе. Первый цикл считывания приблизительно одинаков у всех современных типов памяти на основе DRAM и ˜ 50 нс. Но реальные различия появляются только тогда, когда происходит второй, третий, четвертый и т.д. циклы считывания. Так для EDO при обращении к одной и той же строке, это время будет ˜ 20 нс, а для SDRAM ˜ 10 нс, что в 2 раза быстрее (циклы 5-2-2-2 и 5-1-1-1 соответственно).

Микросхемы SDRAM являются устройствами с программируемыми параметрами, со своим набором команд и внутренней организацией чередования банков, поэтому активизация памяти производится путем программирования регистра режимов работы DIMM.

Первое поле (BL) устанавливает длину пакетного цикла, в соответствии с величиной которого работает внутренний счетчик адреса.

Длина пакетного цикла чтения или записи (burst length) может программироваться на передачу 1, 2, 4, 8 элементов данных или "полной страницы" (full page). В свою очередь, полная страница определяется внутренней организацией DIMM (видом матрицы запоминающих ячеек) и, обычно, равна 256. При этом цикл передачи полной страницы может быть прерван специальной командой без потери данных.

Второе поле – поле пакетного режима (BT) устанавливает порядок счета адресов внутри пакетного цикла - последовательный или перемежающийся (interleave). Им определяется специфический порядок считывания адресов, используемый для некоторых режимов работы процессора. Например, при длине пакетного цикла, равного 8-и, в указанном режиме порядок чтения слов будет следующим: 2, 3, 0, 1, 6, 7, 4, 5.

Третье поле (CAS latency) определяет задержку данных в тактах частоты относительно момента подачи команды чтения или записи. CAS-латентность может быть запрограмирована равной 2 или 3 в зависимости от характеристик SDRAM, и соответствует минимальному времени в тактах, которое требуется внутренней структуре SDRAM для выдачи устойчивого первого слова данных на шину. Последующие слова, количество которых соответствует длине пакета, появляются в каждом последующем такте.

Четвертое поле (Operation Mode) определяет вид операции с памятью: 1) нормальную (пакетное чтение/пакетная запись); 2) специальную (пакетное чтение/одиночная (single) запись.

Регистр режимов программируется в начале работы, перед первым обращением (подачей любой активной команды) к SDRAM и, затем, перепрограммируется по мере необходимости, для изменения соответствующих полей. Запись в регистр осуществляется при подаче низких уровней RAS, CAS и WE по положительному фронту тактового сигнала. Данные, записываемые в регистр, определяются в этот момент состоянием шины адреса (см. Рис. 2). После такта записи в регистр режимов обязательно должен следовать пустой такт (NOP) (см. рис.4).

После указанных 2-х тактов инициализации регистра управления начинается, собственно, цикл обращения к памяти. Активизация соответствующего банка SDRAM происходит во время подачи команды ACT (Bank activate/row address entry) (см.рис3), т.е. ввода адреса строки. Для этого сигнал RAS переводится в низкий активный уровень и происходит подача положительного фронта тактового сигнала (к этому времени на шине адреса уже установлен адрес строки). Ключ доступа строки открывается, при этом происходит обращение к определенной строке матрицы, а адрес строки фиксируется в специальном адресном буфере строки.

Через промежуток времени t_RCD (RAS-CAS delay) подается непосредственно команда (например, чтения) активизацией сигнала CAS. При установке CAS в низкий уровень и подаче положительный фронта CLK, происходит фиксация адреса столбца матрицы запоминающих ячеек, который присутствует в данный момент на шине адреса. Одновременно открывается ключ доступа к столбцу матрицы и через время t_CAC на шине данных появляется первое слово, которое может быть считано процессором через время t_CL, называемое CAS latency . Каждое последующее слово (их количество определяется длиной пакетного цикла) появляется на шине данных в очередном такте. Команда деактивации банка, предзаряд (precharge) RAS подается за один такт перед выдачей последнего слова данных при CAS latency = 2 или за два такта перед выдачей последнего слова данных при CAS latency = 3. Время предзаряда определяется параметром t_RP и измеряется количеством тактов (2 или3).

Описанная последовательность циклов обращения к памяти минимальна и осуществляется при наличии высокого уровня сигнала CKE, с помощью которого могут быть введены соответствующие такты задержки.

Кроме того, обращение к памяти может быть в любом такте прекращено введением сигнала прерывания и подачей новой команды. Текущая команда определяется комбинацией сигнала на управляющих входах RAS, CAS, WE, A11 и A10 при низком уровне сигнала CS.

Все вышеописанные действия определяют, так называемый, тайминг памяти, который записывается цепочкой t_CL- t_RCD - t_RP и дает полную характеристику чипа SDRAM для данной тактовой частоты.

Принятое определение латентности (задержки) - время от момента подачи сигнала RAS до момента, когда становится доступным первое слово на шине данных. На рисунке 3 приведена диаграмма работы чипа SDRAM при выполнении операции пакетного чтения, откуда видно, что латентность можно определить как сумму t_RCD + t_CL.

Составляющая латентности t_CL называется CAS-латентностью. t_CL - это минимальное время, измеряемое в тактах частоты синхронизации, которое требуется данным для их устойчивого появления на выходной шине после подачи сигнала CAS. Как это было отмечено, эта величина программируется для оптимального согласования быстродействия памяти с частотой системной шины. Увеличение быстродействия чипов SDRAM возможно за счет сокращения этого параметра, чем и вызывает большой интерес разработчиков чипов. На рис.4 показано как изменяется быстродействие чипа при CAS-латентности=2 и при CAS-латентности=3.

Параметр t_RCD определяется внутренней структурой запоминающей матрицы и технологией изготовления чипа. При существовавшей до настоящего момента технологии это время не могло быть меньше 20 нс, т.е. 2 периода тактовой частоты 100МГц. При переходе к изготовлению чипов SDRAM по технологии 0,2мкм или 0,18мкм это время может быть сокращено до 15 нс, что позволит работать на тактовой частоте 133МГц с t_RCD =2.

Еще один важнейший параметр, который определяет быстродействие чипа – это время t_AC. Этот параметр определяет способность модуля SDRAM работать на той или иной тактовой частоте. t_AC - это время непосредственно от начала действия команды чтения (по положительному фронту тактовой частоты) до момента появления устойчивых данных. В отличие от предыдущих параметров, он измеряется не в тактах, а в наносекундах. На рисунке 5 приведена временная диаграмма, дающая описание параметра t_AC. Рисунок 3 показывает взаимосвязь параметров t_CLC, t_AC и t_CAC .

Для модулей DIMM с СAS – латентностью CL= 2

а для модулей с CAS-латентностью CL= 3

где t_AC2, t_AC3 - время, от переднего фронта (положительного перепада) последнего такта задержки для каждого из указанных случаев до момента появления устойчивых данных (см. рис. 5). По паспортным данным для РС100 оно не должно превышать 6 нс.

Важен также параметр t_OH, который иногда называют временем поддержки вывода; по техническим условиям для SDRAM t_OHmin = 3_НС. На рис. 5 приведено время t_HZ, которое характеризует окончание пакетного цикла. Это время перехода шины данных в высокоимпедансное состояние после поступления последнего положительного перепада тактовой частоты пакета. Это время определяется соотношением

Очень важным динамическим параметром является "окно допустимых данных" - время, в течение которого считываемое слово является действительным на шине данных. Используя вышеперечисленные параметры можно рассчитать t_DV как

для РС100

Работа любого типа памяти определяется временными диаграммами. Так работа SDRAM описывается диаграммой 5-1-1-1. Ниже приведена таблица временных диаграмм различных видов памяти.

1. Производительность компьютера в первую очередь зависит от производительности процессора, жесткого диска и графической карты, а от системной памяти - во вторую.

1. Производительность подсистемы памяти также в первую очередь определяется объемом и быстродействием кэша, а затем уже объемом и быстродействием оперативной памяти.

1. Каждый случай обращения к памяти по "непоследовательным" адресам уменьшает разницу в производительности памяти, так как он требует не менее 5 начальных тактов обращения для любого типа динамической памяти.

Взаимосвязь временной диаграммы SDRAM и тайминга t_CL- t_RCD - t_RP работы микросхемы SDRAM показана ниже.

Многим непонятно, почему Intel так долго не хотел говорить о поддержке РС-133, хотя с сегодняшних позиций очевидно, что он ошибся и что вопрос этот рано или поздно решать придется.

На момент принятия решения о поддержке технологии SDRAM PC-133, Rambus или DDR, Intel выбрал Rambus. Intel осознавал, что Rambus - это дорогостоящее решение и решение, за которое придется отчислять деньги за патент. Многие же производители не были убеждены, что Rambus может показать объявленный выигрыш в производительности.

Чтобы подстраховаться производители стали поддерживать конкурирующие с ним PC-133 и DDR, но одновременно они говорили о поддержке Intel по применению Rambus.

Долгие годы Intel занимается производством процессоров и чипсетами для них и имеет такой вес, что большинство изменений технологий в РС происходило благодаря и под нажимом Intel. Можно вспомнить переход на РСІ, переход на Slot 1, введение стандарта SDRAM PC-100. И в этом году в действиях Intel на переход к Rambus можно усмотреть определенное давление на производителей РС.

Применяемый чипсет в системе и поддерживаемая системой спецификация памяти - понятия неразрывно связанные. Выбрав определенную спецификацию памяти, вы должны произвести и чипсет. Intel решил сделать ставку на Rambus.

1. РС-133 МГц - это по понятиям Intel запредельная спецификация. Intel сам определил теоретически возможные частоты РС-125 МГц (см. Спецификацию РС-100 Rev 1.0 февраль, 1998 г.).

1. Для проявления потенциала шины АGР-4х, введенного также Intel, требуется память значительно быстрее сегодняшней.

1. Необходимость выполнения договоренности с Rambus о работе по доработке существующей технологии Rambus для переноса ее на уровень РС.

1. Стремление Intel поддерживать революционные изменения в структуре РС.

Очевидно, планы Intel были следующие:

Понимая, что новые технологии не всегда дают преимущества сразу, но они всегда дороже, Intel принял решение вводить на смену отлично зарекомендовавшего себя чипсета I440BX – новый революционный чипсет Intel i820. При этом уже было известно, что с одним и тем же процессором системы на базе SDRAM и RDRAM будут давать приблизительно одинаковую производительность. Напомним, что чипсет I440BX поддерживает системную шину 100 МГц, синхронную динамическую память 100 МГц и ускоренный графический порт спецификации AGP-2х.

Переход к I820 увеличивает быстродействие шины до 133 МГц, AGP сможет работать по спецификации AGP-4х и будет введена новая технология Rambus Direct RAM и усовершенствованный интерфейс АТА-66, способный предавать до 66 Мбайт данных в секунду (интерфейс АТА66 вдвое быстрее АТА33 применяемого с I440BX). О системной памяти спецификации РС-133 Intel, конечно же, полностью забывал. По утверждению Intel, чипсет i820 должен исключить многие узкие места в ПК, такие как память и графические подсистемы, что подготовит РС для перехода на новые операционные системы типа Windows 2000 и новейшие приложения. Поэтому, с выпуском чипсета i820 Intel ожидал массового перехода производителей РС от памяти SD RAM к памяти Rambus.

Но в ходе отладки i820 чипсета возникли технологические проблемы. В системах с тремя слотами для модулей памяти RIMM (Rambus memory modules) при полном их заполнении возникали сбои, точная причина которых не была определена, хотя система с двумя слотами RIMM работала устойчиво. С того времени Intel проводит исследования и доработку чипсета, а также элементов взаимодействия с ним на системной плате.

Когда образовалась задержка во вводе новой технологии памяти и место лидера временно осталось незанятым, появилась группа компаний: VIA Texnologies, IBM Microelectronics, Micron Semiconductor Products, NEC Electronics, Samsung Semiconductor, которые продолжили логичный эволюционный процесс системы памяти и предложили РС133 SDRAM DIMM Specification (Revision 0.4 June 7, 1999 г.). Их решение было следующим: пусть память будет совместима с нынешними технологиями, будет дешевле стоить, хотя и не сможет работать на частотах выше 133 МГц. По большому счету, память РС-133 это лучшие образцы памяти стандарта РС-100, разогнанные на 133МГц.

При этом специально для памяти РС-133 разрабатывался новый чипсет Apollo Pro 133 от второго крупнейшего в мире производителя чипсетов - VIA Technologies.

Здесь важно еще и другое: стандарт РС133 SDRAM вводился не только для систем с процессорами, использующими частоту системной шины 133МГц. Новый чипсет Appolo Pro 133 имеет такую структуру, что системная шина и шина памяти выступают достаточно независимо и ничто не будет мешать, чтобы процессор работал на одной частоте, а память на другой. При этом чипсет будет поддерживать и процессоры, тактируемые 100 МГц серий Pentium II/ІІІ.

Нижеприведенная таблица показывает каким образом будет проводиться преобразование частот в системных платах, использующих чипсет Appolo Pro 133.

При такой структуре можно ожидать, что процессоры с FSB (Frequensy System Bus) 133 МГц в ближайшем будущем станут дешевле, и их можно будет установить в уже подготовленную систему, в которой находится память РС-133, при этом модернизация системы будет почти безболезненной.

Производители памяти были способны предложить 133 МГц чипы SDRAM практически сразу же после начала выпуска РС-100 чипов. Оставалось только отладить технологические процессы при выпуске чипов SDRAM и подойти с более жесткими требованиями при производстве модулей SDRAM РС-133. За прошедший год производители памяти сумели значительно увеличить выход чипов SDRAM, отвечающих спецификации РС-133. Значительно возрос и спрос на память РС-100, при этом, конечно же, вкладывались деньги в совершенствование технологического процесса производства чипов.

Независимо от планов группы компаний, которые разрабатывали новый чипсет, поддерживающий частоту системной шины 100МГц, Intel вел разработки процессоров, использующих FSB 133МГц, но взаимодействующих только с памятью РС-100. Intel считал и по-прежнему считает, что РС-133 – это тупиковая технология, которая не может обеспечить роста производительности систем. Т.к. протокол обмена SDRAM и его внутренняя структура не рассчитаны на работу с повышенной частотой (более 100МГц), то это будет сказываться даже если данные будут передаваться на 33% быстрее. Образцы памяти РС-100, у которых параметр t_AC=5,4нс, могут устойчиво осуществлять передачу данных на частоте 133МГц. Однако, т.к. параметры t_RCD и t_CL остаются без изменения (например, 20нс), то придется увеличить латентность на один такт (до 3). При этом 3*7,5=22,5, что не меньше 20нс, т.е. чип будет работать стабильно. Главная проблема, по мнению Intel, это то, что РС-133 с CAS-латентностью=3 при передаче малых пакетов данных (BL=1 и BL=2) работает медленнее, чем РС-100 с CAS-латентностью=2. Рисунки 6 и 7 дают полное представление о спорности позиции, занимаемой Intel.

Анализ содержимого таблицы и рисунки 6-7 дают представление о том, что в зависимости от выполняемых задач, производительность РС-133 будет меньше на одиночных и сдвоенных циклах, чем РС-100 и выше на циклах, где BL=4 и более. В реальных испытаниях память РС-133 с таймингом 3-3-3 незначительно опережает память РС-100 с таймингом 2-2-2.

В настоящее время уже имеются в продаже процессоры Pentium III с индексом “В”, которые базируются на тактовой частоте генератора, равной 133МГц.

У многих пользователей, имеющих платформу с I440BX, возникает желание поднять частоту FSB до 133 МГц. При этом система работает устойчиво с памятью РС-133, так как ВХ такой разгон безболезненно позволяет, но при этом вы лишитесь стабильной работы через AGP порт, так как тактирующая частота АGР станет 88 МГц (что на 22 МГц больше допустимой 66 МГц). Работающая при 88 МГц AGP - вне спецификации, и вряд ли сможет работать без сбоев на новой частоте.

По тесту памяти при использовании памяти РС-133 и чипсета ВХ (FSB 133 МГц) на компьютерах РІІ-400 с объемом памяти 256 МВ мы получаем увеличение производительности на 10 % по сравнению с такой же системой, в которой установлена память РС-100. Цифры по усредненным значениям всех тестов дают увеличение производительности приблизительно на 5 %. Много это или мало - Вам судить.

Пиковая пропускная способность РС-133 SDRAM приблизительно равна 1 Гб/с и средняя пропускная способность около 250 Мб/с, что соответствует пропускной способности AGP 4x (1 Гб/с - пиковая и 200 Мб/с - средняя). Пиковая пропускная способность РС-100 SDRAM приблизительно 800 МВ/сек, что меньше, чем у порта AGP 4x, поэтому нет смысла использовать ее на платформах, основанных на технологии текущей памяти (РС-100).

Согласно спецификации, электрические и конструктивные параметры SDRAM РС-133 следующие:

1. Общее количество контактов DIMM-модуля Ä 168;

1. Контакты разделены зонами ключей на 3 функциональные группы по 20 pins, 60 pins, 88 pins.

1. Напряжение питания DIMM-модуля Ä 3,3 V.

1. Ширина шины данных Ä 64 или 72 bit.

1. 4 входа для тактовых сигналов.

1. Структура модуля Ä Synchronous DRAM Dual In-Line Memory Modules.

1. Предлагаемые емкости модулей 32 МВ, 64 МВ, 128 МВ, 256 МВ, 512 МВ.

Модуль SDRAM РС-133 полностью совместим по контактам и конструктивному исполнению модулю SDRAM РС-100.

Обязательными условиями корректного функционирования SDRAM РС-100 модулей в компьютерных системах являются:

1. Диапазон рабочих температур 0º - +65º С;

1. Диапазон влажности 10 % - 90 %.

РС133m –abc – dde-f, где

-m- тип модуля

-а- обозначает CL (Cas Latency, рекомендованное для этого модуля. Cas Latency является важнейшей характеристикой чипа и обозначает минимальное количество циклов тактового сигнала (Clock Period) от момента запроса данных сигналом CAS до их появления и устойчивого считывания с выводов модуля. Значения CL может быть “2” или “3” (в настоящий момент практически для всех чипов CL=3). Чем меньше число, тем чип быстрее и стоит дороже.

-b- t_RCD (RAS-to-CAS Delay). Это необходимая минимальная задержка между сигналами RAS и CAS (в циклах тактового сигнала). Как правило, – это число”3”.

-с- t_RP - (RAS Precharge Time) - минимальное время регенерации в циклах тактовой частоты. Характеризует паузу между командами и обычно это число “3”.

-dd- t_AC – (Acess from Clock) – максимальное время доступа (появления устойчивых данных) в наносекундах (ns) без десятичной точки. t_AC =5,4ns – dd=54

-e- SPD Rev (спецификация команд SPD).

-f- топология РСВ.

А: Intel PC100 x8 Based , revision 1.0

Z: PCB, не соответствующее дизайну Intel.

Таким образом, РС-133U-333-542-B, означает, что при 133MHZ тактовой частоты CL=3, t_RCD=3, t_RP=3, t_AC=5.4ns.

Параметр CL=3 указывает на то, что на частотах более 133MHZ модуль работать не будет.

Стандарт РС-133 SDRAM Unbuffered DIMM был принят 7 июня 1999 года. С этого момента производители смогли официально начать производство и продажу SDRAM-модулей стандарта РС-133.

10 сентября 1999 года VIA Technologies Inc. Опубликовала список производителей, чьи чипы соответствуют стандарту РС133.

В настоящий момент на рынке присутствуют модули памяти РС-133 от производителей Transcend и Samsung (рис.7). Их характеристики соответствуют таймингу 3-3-3 и не позволяют использовать эти модули на частотах более 133МГц. Поэтому, советуем любителям разгона систем подождать появления на рынке более быстродействующих модулей стандарта РС-133.